Доступна для скачивания новая версия Vivado 2018.2

Что нового?

В Vivado 2018.2 добавлена поддержка новых устройств, находящихся в статусе production. На ряду с этим улучшены характеристики среды разработки, позволяющие пользователям повысить скорость разработки и характеристики своих изделий.

System Generator for DSP

• Поддерживаемые версии Matlab: R2017a, R2017b, R2018a

• Поддержка Zynq UltraScale+ RFSoC

Vivado HLS

• Новое представление Schedule Viewer доступное в Analysis Perspective даёт графическое отображение зависимости выполняемых операций и управляющих структур

• Улучшена обработка исходного кода содержащего директивы (prama)

• Переработана директива dataflow

• Улучшены характеристики получаемых IP по тактовой частоте с среднем на 4%, уменьшена задержка (latency) генерируемого IP в среднем на 10%

• Добавлены 5 оптимизированных функций в библиотеку math.h для операций с фиксированной точкой (pow, abs, sincos, acos и asin)

• Поддержка отображения DATAFLOW транзакций в режиме co-simulation

• Добавлена новая вкладка проверки (DRC) в графический интерфейс Vivado HLS для анализа временных характеристик и проверки директив/прагм

Model Composer

• Поддерживаемые версии Matlab: R2017a, R2017b, R2018a

• Добавлен новый пример Color Detection

• Обнаружение переполнения для данных с фиксированной точкой

• Улучшен импорт функций в С/С++

• Добавление в группу линейной алгебры: несколько новых блоков в QR Inverse: Hermitian, Matrix Multiply, Submatrix и Transpose

Имплементация

Этап размещения теперь по умолчанию выполняют репликацию для улучшения временных характеристик проекта при высоком фанауте цепей. Ранее используемая опция -fanaout_opt включена по умолчанию, а для ее отключения предполагается использовать опцию -no_fanaout_opt.

Поддержка новых устройств

В список поддерживаемых добавлены следующие устройства со статусом production:

• Zynq UltraScale+ RFSoC:

• XA Zynq UltraScale+ MPSoC:

° XAZU4EV (-1, -1L, -1Q)
° XAZU5EV (-1, -1L, -1Q)

• Defense-Grade Zynq UltraScale+ MPSoCs:

° XQZU5EG (-1M)
° XQZU5EV (-1M)

• Spartan-7
  ° XC7S6 (-1, -2, -1L)
  ° XC7S15 (-1, -2, -1L)
• Artix-7
  ° XC7A25T (-3)
  ° XC7A12T (-3)

Следующие устройства добавлены в версию Vivado WebPack:

• Spartan-7:
  ° XC7S6
  ° XC7S15
• XA Zynq UltraScale+ MPSoC:
  ° XAZU4EV
  ° XAZU5EV

Дополнительные нововведения см. в UG973 v2018.2

По техническим вопросам обращайтесь к Коробкову Михаилу m.korobkov@inline-ctc.ru — инженеру по применению Xilinx.

Доступна для скачивания новая версия Vivado® Design Suite 2018.1.

Что нового?

System Generator for DSP

• Блоки FFT/IFFT обновлены до версии FFT/IFFT LogiCORE IP v9.1

• Добавлена поддержка еще 5 функций из  reVISION xfOpenCV 
• Новый тестовый пример Lucas-Kanade (LK) Dense Optical Flow
• Добалено отслеживание ошибки переполенения
• Параметризация импортируемого C/C++ кода
• Расширение набора блоков, реализующих тригонометрические функции

• Переработан шаблон FIFO. До 2017.4 при реализации FIFO его глубина для N значений равнялась N+1. Начиная с 2018.1 Глубина FIFO будет равна N. Поэтому при переходе к новой версии, старые проекты, созданные до 2018.1 должны быть переработаны.

• Появилась возможность зафиксировать блоки на рабочем поле для предовращения их перемещиния при регенарции (оптимизации) рабочего поля
• Выборочное обновление IP блоков на поле
• Более детальный поиск элементов на рабочем поле
• IP Packager теперь может архивировать все исходные файлы при создании и упаковке IP

 

• по  микросхемам программируемой логики и системам на кристалле;
• программному обеспечению;
• курсам тренинг-центра.

Доступна запись вебинара "Введение в OpenCL и SDAccel"

 Компания КТЦ "Инлайн Груп" - Официальный дистрибьютор и Авторизованный тренинг-партнер Xilinx в России провела для Вас вебинар "Введение в OpenCL и SDAccel".

Вебинар состоялся 21 февраля 2018 в 11:00 (Мск). 
Запись вебинара доступна на youtube

  Среда проектирования SDAccel предназначена для разработки приложений на OpenCL С, С/С++ для гетерогенных систем с реализацией аппаратных ускорителей на Xilinx FPGA. Эта среда позволяет выполнять параллельное программирование как центрального процессора, так и FPGA ускорителей.
Применение платформы SDAccel позволяет повысить производительность гетерогенной системы, и при этом снизить латентность и уменьшить энергопотребление и сократить цикл разработки.
В этом онлайн-семинаре познакомитесь с ключевыми моментами создания аппаратных ускорителей обработки данных:

• OpenCL и Xilinx FPGA
• Среда разработки SDAccel
• Платформы SDAccel