Архитектура CPLD напоминает популярную PAL архитектуру, когда логические ресурсы реализуются массивом элементов И, объединённых элементами ИЛИ, в свою очередь заведёнными на триггера или непосредственно на выход. Такая простая логическая структура достаточно проста для понимания, обеспечивает чрезвычайно корокое время компиляции и минимальные задержки pin-to-pin.
Для программирования МС CPLD, выпускаемых Xilinx не требуется программатор – перепрограммирование осуществляется сигналами через специальные выводы МС (JTAG), т.е. производится в той же системе, где и применяется данная ПЛИС.
К особенностям МС CPLD Xilinx можно отнести:
- высокую производительность (задержка от входа до выхода по всем выводам до 3 нс;
- частота работы 16-разрядного счетчика до 225 МГц)
- широкий диапазон выбора МС по степени интеграции
- возможность перепрограммирования в системе (не менее 10 000 циклов запись/стирание; программирование/стирание в полном диапазоне
- напряжения питания и температур)
- расширенные возможности закрепления выводов перед трассировкой
- программируемый режим пониженной потребляемой мощности в каждой макроячейке
- управление задержкой сигнала по любому из выходов
- расширенная возможность защиты схемы от копирования
- мощный выход (24 мА)
В настоящее время выпускается две серии ПЛИС с CPLD архитектурой:
Серия Fast Flash CPLD XC9500XL
Серия CoolRunner-II CPLD
