Семейство Virtex-4 – ПЛИС фирмы Xilinx с архитектурой FPGA последнего поколения. Инновационная ASMBL-архитектура (Advanced Silicon Modular Block) является уникальной в индустрии программируемой логики. ПЛИС семейства Virtex-4 включает три подсемейства (платформы): LX, FX и SX. Широкий спектр параметров кристаллов позволяет сделать выбор, оптимальный для каждого приложения. Набор аппаратных модулей, интегрированных в архитектуру кристалла, таких как: процессоры PowerPC (с новым интерфейсом APU), трехрежимные Ethernet MAC, трансиверы со скоростью передачи от 622 Мбит/с до 11.1 Мбит/с, специализированные блоки ЦОС, схемы управления высокоскоростными тактовыми сигналами, позволяют реализовать законченную систему с минимальным набором компонентов на печатной плате. Основу архитектуры кристалла Virtex-4 составляют улучшенные конфигурируемые логические блоки (КЛБ), которые можно найти во всем семействе Virtex: Virtex, Virtex-E, Virtex-II, Virtex-II Pro, что обеспечивает совместимость существующих проектов снизу-вверх. Комбинируя широким многообразием свойств, семейство Virtex-4 расширяет возможности программируемой логики и является мощной альтернативой заказным СБИС (ASIC).

Основные характеристики:

• три платформы LX/SX/FX: 
  • Virtex-4 LX: решения для высокопроизводительной логики;
  • Virtex-4 SX: высокопроизводительные решения для цифровой обработки сигналов;
  • Virtex-4 FX: высокопроизводительные, полнофункциональные решения для встроенных платформ;
• технология синхронизации Xesium™: 
  • до 20 модулей цифрового управления синхронизацией (DCM):
    • точная подстройка фазы тактовых сигналов;
    • прецизионный сдвиг фазы тактовых сигналов;
    • умножение и деление частоты;
    • увеличена частота входной/выходной частоты;
    • уменьшены выходные фазовые дрожания тактовых сигналов (jitter);
    • низкое энергопотребление;
    • усовершенствованный фазовый детектор;
    • широкий диапазон сдвига фаз;
    • два режима работы;
  • дополнительный фазированный делитель тактового сигнала (PMCD);
  • дифференциальная структура синхронизации для минимизации фазовых дрожаний тактовых сигналов и обеспечение скважности 50%;
  • 32 цепи глобальных тактовых сигналов;
  • Региональный ввод/вывод тактовых сигна-лов;
• модуль XtremeDSP:
  • умножитель 18х18, умножитель-накопитель, умножитель-сумматор;
  • возможность организации конвейерной обработки для увеличения производительности;
  • встроенный 48-битный аккумулятор для выполнения операции умножения с накоплением (МАСС);
  • интегрированный сумматор для выполнения операций умножения с суммированием;
  • возможность каскадирования умножителей или МАСС;
  • увеличение скорости вычисления до 2 раз по сравнению с предыдущими семействами Virtex;
• иерархия памяти:
  • до 1 392 кбит распределенного ОЗУ;
  • до 10 Мбит интегрированной блочной ОЗУ;
  • двухпорвовая архитектура;
  • возможность организации конвейерной обработки;
  • возможность запрограммировать как FIFO, поддерживающей флаги «пустой», «полный», программируемые флаги «почти полный» и «почти пустой» и программируемость работы в синхронном и асинхронном режиме;
  • независимый выбор ширины порта чтения и записи (в конфигурации ОЗУ);
  • блоки по 18 кбит;
  • конфигурация от 16к х 1 до 512 х 36 (от 4к х 4 до 512 х 36 в режиме FIFO);
  • возможность каскадирования для формирования модулей памяти 32к х 1 без использования трассировочных ресурсов кристалла;
  • возможность побайтовой записи (например, при совместном использовании с процессором PowerPC 405);
• технология SelectIO:
  • до 960 пользовательских входов/выходов;
  • широкий выбор сигнальных стандартов ввода-вывода от 1.5 до 3.3 В;
  • высокая производительность:
    • до 600 Мбит/с HSTL и SSTL (при передаче по одному выводу входа/выхода);
    • до 1 Гбит/с LVDS (при передаче по дифференциальной паре ввода-вывода);
  • схема цифрового управления согласованием:
    • возможность подключения последовательных или параллельных согласующих резисторов;
    • температурная компенсация;
  • встроенная технология синхронизации источника сигнала - ChipSync™: 
    • способность побитного выравнивания встроена во все блоки ввода/вывода;
    • отдельные входы/выходы для источников региональных тактовых сигналов;
    • встроенная логика последовательно-параллельного и параллельно-последовательного преобразования данных и делитель частоты;
    • поддержка сетевых и телекоммуникационных интерфейсов на скорости до 1 Гбит/с;
  • поддержка интерфейсов к высокоскоростным модулям внешней памяти: DDR, DDR2 SDRAM, QDR-II, RLDRAM-II и FCRAM-II;
• гибкие логические ресурсы:
  • увеличена скорость работы конфигурационного логического блока до 40% по сравнению с предыдущими семействами Virtex;
  • до 200 000 логических ячеек;
  • до 178 176 регистров со входом разреше-ния тактового сигнала;
  • до 178 176 таблиц преобразований;
  • мультиплексоры, расширяющие возможности логики, и регистры в блоках ввода-вывода;
  • каскадирование регистров сдвига или распределенной памяти;
• конфигурация: 
  • криптографическая защита битового потока алгоритмом AES;
  • определение и исправление ошибок в битовом потоке;
  • 4 режима загрузки;
  • поддержка JTAG интерфейса;
• технология производства 90-нм КМОП процесс с металлизацией медью;
• напряжение питания ядра 1.2 В;
• корпус кристалла с шариковыми выводами, типа Flip-Chip;
• аппаратный модуль высокоскоростного трансивера RocketIO MGT (только FX): 
  • скорость передачи от 622 Мбит/с до 11.1 Гбит/с;
  • 8b/10b, 64b/66b кодер и декодер;
  • поддержка объединения каналов;
  • формирование и проверка CRC;
  • программируемый передающий предварительный корректор;
  • программируемый компенсатор на приеме;
  • детектирование наличия/отсутствия сигнала на приеме;
  • драйвер режима ожидания на передаче;
  • динамическая реконфигурация модуля;
• ядро RISC процессора фирмы IBM PowerPC 405 (только FX):
  • работа на частоте до 450 МГц;
  • пятиступенчатый конвейер данных;
  • 16 кБ кэш инструкций;
  • 16 кБ кэш данных;
  • контроллер доступа к блочной памяти кристалла;
  • возможность настройки отношения рабочих частот процессора и процессорной шины;
  • дополнительный интерфейсный модуль (APU), обеспечивающий высокоскоростной обмен данными между процессором PowerPC 405 и сопроцессором, реализованным на логике:
    • может работать на разных тактовых частотах;
    • поддерживает автономные инструкции: нет остановов конвейера;
    • 32-битные инструкции и 64-битные данные;
• трехрежимный Ethernet MAC модуль (только FX):
  • совместимость со стандартом IEEE 802.3;
  • 10, 100 и 1000 Мбит/с;
  • поддерживает автоопределение режима работы;
  • фильтрация принимаемых адресов;
  • единое решение для 1000 Base-X совместно с модулем RocketIO MGT;
  • поддержка нескольких физических интерфейсов PHY через ресурсы ввода/вывода;
  • отдельные интерфейсы на приеме и передаче для сбора статистической информации;
  • поддержка пакета JUMBO;
  • 3 интерфейса управления.

Таблица 1. Кристаллы семейства Virtex-4 LX FPGA

Таблица 2. Кристаллы семейства Virtex-4 SX FPGA

Таблица 3. Кристаллы семейства Virtex-4 FX FPGA

Подробную информацию по микросхемам семейства Virtex-4 можно получить на сайте фирмы Xilinx по адресу: http://www.xilinx.com/support/index.htm#nav=sd-nav-link-19224&tab=tab-sd