ООО “КТЦ "Инлайн Груп” - официальный дистрибьютор фирмы Xilinx - www.xilinx.ru  
 
Инлайн Групп
главная разделитель е-mail разделитель карта
войти    • регистрация
 
каталог
Каталог
описания
Описания
тренинг-центр
Тренинг-центр
инженерный центр
Инженерный центр


о нас
О нас
партнеры
Партнеры
контакты
Контакты
 
Описания

Системный подход для проектирования высокопроизводительных систем на базе микросхем UltraScale+ и IP-ядер AXI SmartConnect

Новое семейство UltraScale+ в сочетании с последним обновлением для VivadoÒ Design Suite HLx Editions (Vivado 2016.1) позволяет разработчикам добиться высокой тактовой частоты проекта даже в тех случае, когда дизайн занимает значительную часть ресурсов ПЛИС, и плотность логических элементов серьезно ограничивает возможности для их соединения. При этом в сравнении со старыми семействами, выполненными по технологии 28 нм, такими как Virtex7, Kintex7 и Zynq7000, микросхемы нового поколения могут обеспечить 2-х кратное увеличение производительности без изменения логической структуры проекта.

Для достижения высокого результата Xilinx предлагает системное решение, которое включает в себя проектирование внутренних межсоединений на основе готовых IP-ядер и использование новых технических возможностей для оптимизации топологии проекта. 

Три составляющих, на которые мы хотим обратить ваше внимание:

IP-ядро AXI SmartConnect – позволяет проектировать системы на основе протокола AXI4, который является разновидностью процессорной шины AMBA. В частности, AXI4 позволяет передавать данные в двух направлениях одновременно и ориентируется на высокоскоростные приложения. На это же ориентируется и AXI SmartConnect, обеспечивая высокую пропускную способность и оптимизируя логику под ресурсы выбранной ПЛИС, уменьшая тем самым занимаемую площадь.

Механизмы Useful skew optimization и Time borrowing, доступные в VivadoÒ Design Suite HLx Editions – поддерживают новые аппаратные возможности микросхем UltraScale+ по оптимизации задержек в сигнальных и тактовых линиях как при использовании триггеров, так и при использовании защелок.

Механизм Pipeline analysis and retiming – позволяет VivadoÒ Design Suite HLx Editions выполнить анализ системы и рассчитать, как изменятся задержки, если в длинные комбинаторные пути внести дополнительные pipeline-регистры, и сколько таких регистров необходимо добавить, чтобы обеспечить выполнение требований, предъявляемых к проекту.

 

Каждый, кто разрабатывал систему, ориентированную на высокоскоростную обработку сигналов или высокоскоростную передачу данных, знает, как бывает трудно обеспечить работу большого по размеру проекта на высокой частоте. А когда дизайн занимает значительную часть ресурсов кристалла, когда у внутренних блоков, расположенных далеко друг от друга, высокая связность, когда в центре кристалла располагается одно или несколько процессорных ядер, усложняя процесс соединения логических элементов, задача становиться практически невыполнимой.

В таких случаях выбор внутренней шины системы становится первым ключевым фактором, определяющим возможность выполнения требований, предъявляемых к проекту. Именно поэтому Xilinx рекомендует использовать протокол AXI для организации внутренних межсоединений и предлагает для этого готовые решения, доступные в виде IP-ядер. У AXI есть много преимуществ, но в данном контексте нас интересует следующая особенность: AXI использует 5 каналов для передачи данных между мастером и ведомым устройством, 2 из них используются при чтении данных мастером, и 3 – при записи. Вот эти каналы:

– канал для передачи сигналов управления при записи данных;

– канал для передачи записываемых данных;

– канал для подтверждения транзакций ведомым устройством;

– канал для передачи сигналов управления при чтении данных;

– канал для передачи читаемых данных.

Такая организация позволяет не только разделить и сделать независимыми процессы чтения и записи данных, но и отделить передачу запросов от непосредственной передачи данных. Поскольку все 5 каналов не связаны между собой жесткими временными соотношениями, у разработчика появляется возможность оптимизировать каждый канал по-отдельности, добавляя pipeline-регистры и варьируя системную задержку, в тех случаях, когда средств автоматической оптимизации недостаточно. Готовые ядра, доступные в VivadoÒ IP Integrator, оптимизированы под выбранную ПЛИС и позволяют добиться максимальной производительности при минимальном объеме.

Вторым ключевым фактором является набор аппаратно-программных инструментов, позволяющих оптимизировать задержки в сигнальных и тактовых линиях в процессе разводки ПЛИС. Большие проекты оставляют мало места для соединения элементов, а увеличение длины сигнальных линий приводит к увеличению задержки, с которой данные появляются на входе триггеров. С определенного момента становится невозможно обеспечить временные требования, которые предъявляет ПЛИС к сигналам на входе своих элементов. Раньше в такой ситуации вам пришлось бы менять логическую архитектуру проекта или согласиться с более низкой частотой проекта. Теперь же новое семейство UltraScale+ в сочетании с механизмом Useful Skew Optimization позволяет решить проблему автоматически за счет изменения задержки тактового сигнала. Система распространения тактового сигнала в микросхемах UltraScale+ имеет элементы leaf-clock delay для высокоточного выравнивания тактового сигнала на входах логических элементов. Их использование позволяет сдвинуть время появления фронта тактового сигнала на входе триггера и тем самым компенсировать излишнюю задержку на его входе данных. При этом задержка на входе данных следующего за ним триггера увеличивается. Фактически, медленные пути улучшаются за счет быстрых. Такой алгоритм может быть известен разработчикам СБИС, так как является одним из классических способов выравнивания задержек при проектировании микросхем. Теперь такие возможности реализованы и в ПЛИС. Механизм Time Borrowing позволяет добиться схожего эффекта при использовании защелок, также перераспределяя задержку между быстрыми и медленными путями.

Разумеется, у механизма Useful Skew Optimization есть физические ограничения – предел, после которого оптимизация без изменения логической структуры проекта невозможна. Обычно в таких случаях разработчики пытаются решить вопрос критических путей, добавляя в них pipeline-регистры, которые разбивают длинные комбинаторные пути и уменьшают задержку. Такой метод позволяет достичь желаемой частоты, но при этом вносит дополнительную задержку в систему. VivadoÒ Design Suite HLx Editions позволяет проанализировать, где и сколько регистров необходимо добавить, чтобы выполнить требования, предъявляемые к дизайну. При этом средства проектирования укажут, какую системную задержку внесут новые регистры. Поскольку подобные изменения влияют на работу всей системы, VivadoÒ Design Suite HLx Editions не добавляет регистры автоматически, а только предоставляет информацию, которой могут воспользоваться разработчики, что позволяет сократить время, затраченное на разработку системы.

Таким образом, можно сформировать системный подход, который позволяет достичь высокой производительности даже в сложных системах при высокой плотности проекта на кристалле и который сводится к трем пунктам:

– использование IP-ядер для формирования внутренней шины AXI, которая не только гарантирует высокую пропускную способность, но и значительно упрощает процесс оптимизации;

– использование новых аппаратно-программных возможностей для автоматической оптимизации, которые предоставляют микросхемы семейства UltraScale+ и среда разработки VivadoÒ Design Suite HLx Editions;

– добавление pipeline-регистров с использованием аналитических возможностей, доступных в VivadoÒ Design Suite HLx Editions, в тех случаях, когда автоматической оптимизации недостаточно.

 

Ссылки на SmartConnect:

http://www.xilinx.com/products/intellectual-property/smartconnect.html#overview

http://www.xilinx.com/support/documentation/ip_documentation/smartconnect/v1_0/pg247-smartconnect.pdf

https://forums.xilinx.com/t5/Xcell-Daily-Blog/Xilinx-AXI-SmartConnect-IP-now-baked-into-Vivado-2016-1-How/ba-p/693690
 

Наверх   |  Xilinx   |  ПЛИС РУ
 
трубка 495
797-61-74
(многоканальный)
Copyright © 1994-2012 Xilinx, Inc.
Все права на материалы, опубликованные на сайте, принадлежат
Xilinx, Inc. При перепечатке материалов ссылка на сайт
обязательна.
Создание и поддержка сайта infozor.com