Доступна для скачивания новая версия Vivado 2020.2
Что нового?
Поддержка новых устройств
- Versal AI Core : XCVC1902 and XCVC1802
- Versal Prime : XCVM1802
- Zynq UltraScale+ RFSoC: XCZU43DR, XCZU46DR, XCZU47DR, XCZU48DR, XCZU49DR
Установка и лицензирование
- Petalinux теперь является частью единого установщика Xilinx Unified installer в дополнение к возможности самостоятельной загрузки и установки
IP Integrator
- Улучшения системы контроля версий
- Новая структура каталогов, отделяющая исходники от результатов генерации выходных файлов
- Результаты работы BD/IP больне не размещаются в дериктории project.src
- Все результаты работы и генерации выходных файлов теперь размещаются в папке project.gen
- Усовершенствования Адресной Карты
- ?Графическое представление адресной карты в формате HTML
- Улучшения при создании платформы для Vitis
- ?Возможность идентифицировать проект Vivado как проект расширяемой платформы во время создания проекта ( Project Creation) и в настройках проекта? (Project Settings?)
- Добавилены новые правила проверки интерфейса платформы (DRC)
- Запуск проверки правил DRC во время валидации платформы в BD
- Новый графический интерфейс настройки платформы?
- Улучшения кэширования IP
- Возможность создания и использования сжатых кэшей IP ядер с типом доступа "только для чтения"
- Block Design Container
- Размещение отного BD внутри другого BD
- CIPS (Control, Interfaces and Processing System) - Versal
- Примеры дизайнов в XHUB - Versal
IP ядра
- Центры обработки данных
- расширение поддержки устройств подсистемой Queue DMA для PCI Express (QDMA)
- Gen3x8 в утройствах "-2LV" UltraScale+
- Gen4x8в утройствах "-2LV" Virtex UltraScale+ VU23P
- Интегрированные блоки подсистемы Versal ACAP для PCI Express (GTY), PL PCIE4 и CPM4
- Интегрированный блок для PCI Express (GTY + PL PCIE4)
- DMA и Bridge Subsystem для PCI Express (GTY + PL PCIE4 + Soft QDMA, XDMA, AXI-Bridge)
- Режим CPM для PCI Express (GTY + CPM4)
- CPM DMA и режим Bridge для PCI Express (GTY + CPM4 + Hard QDMA, XDMA, AXI-Bridge)
- PHY для PCI Express (GTY)
- Видео и визуализация
- MIPI
- Скорость DPHY увеличена на устройствах Versal : 3200Mbs на устройствах -2 и -3, 3000Mbs на устройствах -1
- Добавлена поддержка YUV420 для ядра CSI RX
- ?DisplayPort 1.4
- Поддержка YUV420, адаптивная синхронизация (Adaptive sync), статический HDR
- Опция eDP IP в общем доступе
- SDI
- Поддержка HLG HDR
- Пример для Versal VCK190 pass thru
- HDMI2.0 добавлена поддержка HDCP2.3
Проводная и беспроводная связь
- JESD204C в статусе production
- Новый 200G RS-FEC для UltraScale+ и Versal
- 1g/10G / 25G Ethernet поддерживает 1-step и TSN
- Versal MRMAC 1-step 1588 аппаратные временные метки
- 10G/25G MRMAC Ethernet 2-step 1588 поддержка драйверов linux
Хранение
- Новые возможности ERNIC
- ?оптимизация ресурсов для поддержки устойчивой полосы пропускания 100G
- поддержка нового устройства VU23P
- Улучшения в управлении приоритетным потоком (PFC)
- NVMeTC теперь поддерживает новое устройство VU23P
- Алгоритмы сжатия без потерь, gzip и ZLIB
- Эталонный дизайн NVMeOF теперь доступен как для плат Alveo U50, так и для плат Bittware 250-SoC
Общее
- XPM
- XPM_CDC теперь доступен через IPI
- поддержка инициализации URAM для Versal
- Инфраструктура и встраиваемые решения
- Новые функции SmartConnect
- Приоритетный арбитраж
- Режим Low area
- EMG (Embedded Memory Generator- встроенный генератор памяти) в IPI для Versal вместо Block Memory Generator
- EFG (Embedded FIFO Generator) в IPI для Versal вместо FIFO Generator
Визарды
- Для Versal доступны
- GTY Transceivers Wizard
- Advanced IO Wizard
- Clocking Wizard
- Новые возможности Transceivers Wizard
- Полная автоматизация с выбором lane
- Реконфигурация на лету (только Versal)
- Quad sharing (только Versal)
- Transceiver Bridge IP (только Versal)
- High level Synthesis
- Vine HLS заменяет Vivado HLS в Vivado (уже был по умолчанию для Vine в v2020. 1)
- .Добавлены директивы reshape и partitioning для верхних портов
- Упрощенная компоновка значков панели инструментов с новыми разделами отчетов для интерфейсов и пакетов AXI-4
- Tcl-файлы могут создавать проект и открывать его непосредственно в графическом интерфейсе (vitis_hls-p <file>. tcl)
- Ограниченное случайное тестирование для интерфейсов AXI теперь видно в графическом интерфейсе
Моделирование
- Поддержка VHDL-2008
- Операторы сдвига (rol, ror, sll, srl, sla и sra)
- Mixing Array и Scalar Logical Operator
- Case Generate
- Поддержка межъязыкового иерархического имени
- Поддержка симуляторов для Versal
- Xilinx Simulator
- Cadence Xcelium
- Mentor Graphics Questasim
С полным списком изменений можно ознакомиться
здесь
Ссылка на скачивание
Vivado 2020.2
Любые Ваши вопросы по ПО компании Xilinx:
Vitis/Vivado Вы можете задать нашему инженеру и инструктору сертифицированного
тренинг центра Xilinx -
Коробкову
Михаилу по e-mail
m.korobkov@inline-ctc.ru или по тел.
+7-495-797-61-74 (доб 237)