ЗАО “КТЦ "Инлайн Груп” - официальный дистрибьютор фирмы Xilinx - www.xilinx.ru  
 
Инлайн Групп
главная разделитель е-mail разделитель карта
войти    • регистрация
 
каталог
Каталог
описания
Описания
тренинг-центр
Тренинг-центр
инженерный центр
Инженерный центр


о нас
О нас
партнеры
Партнеры
контакты
Контакты
 
Все анонсы
 
1;
2;
3.
САПР Vivado Design Suite  2014.1
 


 
Основные изменения в САПР Vivado Design Suite  2014.1:
 
  • Добавлена поддержка новых микросхем 7 серии (Artix, Artix XA и  Zynq®-7000).
     
  • Добавлена поддержка микросхем нового семейства UltraScale.
     
  • Включена  поддержка частичной конфигурации для микросхем серии: Artix-7, Virtex-7 и Zynq®-7000.
     
  • Введена поддержка тандемной конфигурации (PCIE) ряда м.с следующих серий: Kintex-7, Virtex-7 и Zynq®-7000.
     
  • Улучшения в поддержке методологии UltraFast UG949: Новый мастер UCF, обновлен и улучшен DocNav, улучшена система контроля версий и т.д.
     
  • Обновления Vivado HLS: новые библиотеки, улучшенная поддержка AXI-4, автоматическая конвейеризация циклов, поддержка библиотек Open CL и т.д.
     
  • Увеличена скорость работы симулятора (примерно в 1.5 раза)
     
  • Улучшения в работе логического анализатора
     
  • Новый инсталлятор с возможностью выбора компонентов для установки.
     
  • Уменьшен размер минимального пакета установки.
     
  • Новый менеджер лицензий
     

 
xcell 86Xcell journal, выпуск 86

В выпуске:
Xilinx Ships Industry’s First 20-nm All Programmable Devices – обзорная статья о новых семействах UltraScale. В статье описываются основные характеристики новых FPGA, дается краткое изложение проблем, с которыми сталкиваются производители интегральных микросхем по мере уменьшения норм технологического процесса и разъясняются особенности архитектуры UltraScale.
В разделе «Методология проектирования» размещена статья
Kintex-7 Receiver Mines TV ‘White Space’ for New Comms Services. Это описание устройства на базе ПЛИС Kintex-7. Статья интересна в качестве примера коммуникационного устройства, основные функции которого выполняет FPGA.
Примеры проектов представлены в статьях:
Median Filter and Sorting Network for Video Processing with Vivado HLS – подробное описание процесса разработки медианного фильтра с применением Vivado HLS. С помощью простого фильтра можно устранить импульсные помехи на изображении, что и демонстрируется в статье.
Ins and Outs of Creating the Optimal Testbench – изложение подхода к тестированию. В статье упоминаются такие полезные приемы, как self-checking testbench и моделирование с применением модуля textio (для VHDL).
Следующие статьи представляют собой how-to, посвященные вопросам разработки с применением процессорных систем
1. How to Add an RTOS to Your Zynq SoC Design
2. How to Make a Custom XBD File for Xilinx Designs
3. Tools of Xcellence: Selecting the Right Converter: JESD204B vs. LVDS
4. Tools of Xcellence: How to Bring an SMC-Generated Peripheral with AXI4-Lite Interface into the Xilinx Environment


 

  
  
  

       Компания Xilinx совместно с официальным дистрибьютором Xilinx по России "КТЦ ИНЛАЙН ГРУП" (Москва) , "ИНЛАЙН ГРУП DTM" (С-Петербург) и глобальным дистрибьютором SILICA (an Avnet Company)  приглашают вас на бесплатный однодневный цикл  семинаров в Москве (26 марта 2014г) и Санкт-Петербурге (25 марта 2014г).

      Программа семинаров включает в себя обзор аппаратной платформы Xilinx Zynq-7000 применительно к интеллектуальным системам машинного зрения и видеонаблюдения. Также будут рассмотрены аспекты применения данной платформы в индустриальном сегменте. Сессии наших партнеров, таких как: Xylon, MathWorks, PLDA, Ланит-Терком позволят взглянуть на это с практической точки зрения. А наши коллеги из ATP Тренинг-центра Xilinx помогут сориентироваться в учебных курсах, касающихся Zynq.


Подробная информация о семинаре здесь
 

 


 

Компания Xilinx™ опубликовала технические описания новых семейств FPGA Xilinx
 Virtex UltraScale и Kintex UltraScale , выполненных по 20-нм нормам техпроцесса.

Семейство Virtex UltraScale включает в себя ПЛИС емкостью от 650 тыс. до 4,4 млн. логических ячеек. Среди аппаратных ядер имеется до 104 последовательных приемопередатчиков (52 - 16 Гбит/с и 52 - 32 Гбит/с), контроллеры 100G Ethernet (3-7 шт.) и Interlaken (3-9 шт.). Также увеличено количество аппаратных контроллеров PCIe, (2-6 шт.), для которых упоминается аппаратная поддержка PCIe Gen3, и поддержка в будущем PCIe Gen4 при добавлении софт-ядра.

Семейство Kintex UltraScale включает в себя ПЛИС емкостью от 355 до 1150 тыс. логических ячеек. ПЛИС Kintex содержат только 16 Гбит приемопередатчики (до 64 шт.), однако количество блоков DSP48 в старшей микросхеме равно 5520 (по сравнению с 2880 в Virtex), что обеспечивает производительность в задачах DSP до 8,2 TMAC/s. Таким образом, семейство Kintex наглядно позиционируется как высокопроизводительная платформа для цифровой обработки сигналов.

Архитектура семейств UltraScale претерпела несущественные изменения в части возможностей базовых блоков. Улучшены параметры блоков DSP48 (теперь они позволяют работать с операндами размером 27 и 18 бит), повышена скорость работы приемопередатчиков GTH и GTY до 16 и 32 ГБит/с соответственно. Важным изменением является переход к т.н. ASIC-like clocking. Вместо схемы тактирования, основанной на распространении тактового сигнала от центра кристалла с помощью глобальных тактовых линий, используется подход, заключающийся в формировании этих сигналов в отдельных регионах. Количество тактовых буферов существенно увеличено, что существенно облегчает распространение тактовых сигналов по кристаллу в целом. Также увеличено количество трассировочных ресурсов общего назначения, что должно существенно облегчить трассировку больших проектов и сделать их характеристики более предсказуемыми.

 
 

Доступна для заказа отладочная плата на базе Virtex-7 (CK-V7-VC7222-IES-G - Xilinx Virtex-7 FPGA VC7222 Characterization Kit)



Диагностическая плата VC7222 предоставляет аппаратные средства для испытания и оценки GTZ (28 Гбит/с) и GTX (12.5 Гб/с) последовательных приемопередатчиков, встроенных в ПЛИС семейства Virtex-7 HT - XC7VH580T. VC7222 позволяет провести демонстрацию теста IBERT с использованием САПР Vivado® Design Suite. Каждый GTZ и GTH Quad и связанный с ним системный тактовый сигнал, выведены с ПЛИС на площадку, предназначенную для интерфейса с разъемом  Samtec BullsEye.
Кабель с разъемом BullsEye и стандартными SMA разъемами, позволяет подключаться к широкому спектру тестового оборудования.
Каждый разъем BullsEye обрабатывает полный GTZ или GTH Quad, т.е. четыре пары приема-передачи, а также два независимых системных тактовых сигнала.

Основные свойства
  • ПЛИС, установленная на плате: XC7VH580T-2HCG1155CES9885
  • Конфигурирование: порт программирования Digilent USB JTAG
  • Память: контроллер System ACE™ SD
  • Коммуникационные интерфейсы: 6 коннекторов Samtec BullsEye для GTH, 2 коннектора Samtec BullsEye для GTZ, 2 пары SMA, USB-UART мост
  • Слоты расширения: 2x HPC FMC
  • Синхронизация: генератор 200 МГц (LVDS), программируемый модуль SuperClock-2
  • Питание: 12 В адаптер, PMBus
  • САПР: Vivado™ Design Suite: Design Edition (лицензия только для  XC7VH580T)

Подробнее www.xilinx.com/vc7222
 

 

Доступна для заказа отладочная плата на базе Zynq-7000 (AES-Z7MB-7Z010-G - MicroZed Evaluation Kit)


 

Отладочный комплект выполнен в виде законченного модуля, который включает в себя:
-    Интегрированная процессорная платформа Zynq-7000:
 XC7Z010-1CLG400C
-    Память:
 1 GB of DDR3 SDRAM
 128 Mb of QSPI Flash
Интерфейс Micro SD
-   Коммуникационные интерфейсы:
 10/100/1000 Ethernet
 USB 2.0
 USB-UART
Пользовательские вводы/выводы:  100 шт. (по 50 шт на каждой колодке)
   А также:
 2x6 Digilent Pmod® для подключения модулей расширения Digilent
 Xilinx PC4 JTAG
 PS JTAG доступные через Pmod
 
Возможность расширения функционала при помощи I/O Carrier Card http://www.microzed.org/product/io-carrier-card
Дополнительную информацию об отладочном комплекте можно получить на сайте http://www.microzed.org/
или http://www.microzed.org/sites/default/files/PB-AES-Z7MB-7Z010-G-v3.pdf
 
Документация (User guide/Schematic/BOM/Layout ): http://www.microzed.org/documentation/1519



 

Вышла новая версия САПР Vivado Design Suite 2013.2

  • В версии 2013.2 программного обеспечения стал доступен компонент IP Integrator, позволяющий в наглядном и интерактивном режиме создавать и редактировать ваш дизайн
     
  • Полностью добавлена поддержка SoC Zynq-7000
IP Integrator Zynq-7000 design

 
 

 
  • В Vivado HLS добавлены новые библиотеки для обработки видео, в том числе поддержка интерфейсов OpenCV
  • System Generator for DSP теперь поддерживает  Vivado IP Integrator 
  • Добавлена поддержка MATLAB® and Simulink® версии R2013a
Подробная информация и цены: http://www.xilinx.com/products/design-tools/vivado/index.htm
 
Страница загрузки: http://www.xilinx.com/support/download.html
 
Полный список изменений:
http://www.xilinx.com/support/documentation/sw_manuals/xilinx2013_2/ug973-vivado-release-notes-install-license.pdf
 

 
Доступна для заказа отладочная плата на базе Virtex-7 (CK-V7-VC7215-G - Xilinx Virtex-7 FPGA VC7215 Characterization Kit)

Диагностическая плата Virtex™-7 FPGA VC7215 предоставляет аппаратные средства для испытания и оценки 80 GTH трансиверов (13.1Gbps) имеющиеся в Virtex-7 FPGA V690T. VC7215 позволяет произвести демонстрацию Integrated Bit Error Ratio Test (IBERT) с использованием Vivado Design Suites. Каждый GTH Quad и связанный с ним системный клок, разведены с FPGA на разъем площадку, предназначенную для интерфейса с разъемом BullsEye Samtec. Кабель с разъемом BullsEye и 10-ю стандартными SMA разъемами, позволяет пользователям подключаться к широкому спектру тестового оборудования, от объединительных и оптических тестовых плат к высокоскоростному тестовому оборудованию. Каждый разъем BullsEye обрабатывает полный GTH Quad, т.е. четыре пары приема/передачи, а также два независимых системных клока, обеспечивающих высокий уровень гибкости при проверке пользовательских приложений.
Основные свойства

  • ПЛИС, установленная на плате: XC7VX690T-3FFG1927E
  • Конфигурирование: порт программирования Digilent USB JTAG
  • Память:  контроллер System ACE™ SD
  • Коммуникационные интерфейсы: 12 коннектора Samtec BullsEye, 2 пары SMA, USB-UART мост
  • Слоты расширения: 3x HPC FMC
  • Синхронизация: генератор 200 МГц (LVDS), программируемый модуль SuperClock-2
  • Питание: 12 В адаптер, PMBus
  • САПР: Vivado™ Design Suite: Design Edition (лицензия только для XC7VX485T)







Наверх   |  Xilinx   |  ПЛИС РУ
 
трубка 495
797-61-74
(многоканальный)
Copyright © 1994-2012 Xilinx, Inc.
Все права на материалы, опубликованные на сайте, принадлежат
Xilinx, Inc. При перепечатке материалов ссылка на сайт
обязательна.
Создание и поддержка сайта infozor.com