Уважаемые коллеги!
Компания Avnet Silica, при поддержке КТЦ «Инлайн Груп» и Макро Групп, приглашает вас на практический курс, ориентированный на новых пользователей продукции Xilinx, а также тех, кто желает закрепить свои навыки в использовании системы на кристалле Zynq.

Семинар проводится в формате лекция – практическая лабораторная работа.

I. Программа семинара:

10.00 - 11.00 Введение в среду разработки SDSoC
11.00 - 12.00 Lab 1 Изучение предварительно собранной платформы в SDSoC
12.00 - 13.00 Lab 2 Создание аппаратной и программной части платформы
13.00 - 14.00 Обед
14.00 - 16.00 Lab 3 Создание DSA и запуск созданной платформы
16.00 - 18.00 Lab 4 Использование собранной в Lab 3 платформы для ускорения кода

II. На семинар желательно принести ноутбук с установленным ПО и лицензией на SDSoC, удовлетворяющий требованиям, описанным в файле SDSoC_2017_4_lab_0_v2.pdf, который вы можете скачать по ссылке:

https://avnet-xfer.avnet.com/link/7UCfoye3iaJHjLQU8592N6

Внимание: Предварительная регистрация обязательна! Количество мест ограничено. Подтверждение участия будет отправлено на электронную почту дополнительно.

Ссылка на регистрацию: https://www.avnet.com/wps/portal/silica/resources/events/training-and-events/registration/speedways/spw-rus-2/

Место проведения и дата:

Санкт-Петербург: 29 мая 2018 г, Центр «ПетроКонгресс», ул. Лодейнопольская, д. 5, зал «Нева»

Москва: 14 июня 2018 г., Технопарк Mail.Ru Group, Главное здание МГТУ им. Н.Э. Баумана, 2-я Бауманская ул., 5, стр. 1(для входа на территорию необходимо зарегистрироваться по нашей ссылке для получения пропуска и иметь при себе паспорт)

По всем вопросам обращайтесь:
Михаил Коробков m.korobkov@inline-ctc.ru +7(495)797-61-74

 

Доступна для скачивания новая версия Vivado® Design Suite 2018.1.

Что нового?

System Generator for DSP

• Блоки FFT/IFFT обновлены до версии FFT/IFFT LogiCORE IP v9.1

• Добавлена поддержка еще 5 функций из  reVISION xfOpenCV 
• Новый тестовый пример Lucas-Kanade (LK) Dense Optical Flow
• Добалено отслеживание ошибки переполенения
• Параметризация импортируемого C/C++ кода
• Расширение набора блоков, реализующих тригонометрические функции

• Переработан шаблон FIFO. До 2017.4 при реализации FIFO его глубина для N значений равнялась N+1. Начиная с 2018.1 Глубина FIFO будет равна N. Поэтому при переходе к новой версии, старые проекты, созданные до 2018.1 должны быть переработаны.

• Появилась возможность зафиксировать блоки на рабочем поле для предовращения их перемещиния при регенарции (оптимизации) рабочего поля
• Выборочное обновление IP блоков на поле
• Более детальный поиск элементов на рабочем поле
• IP Packager теперь может архивировать все исходные файлы при создании и упаковке IP

 

• по  микросхемам программируемой логики и системам на кристалле;
• программному обеспечению;
• курсам тренинг-центра.

Доступна запись вебинара "Введение в OpenCL и SDAccel"

 Компания КТЦ "Инлайн Груп" - Официальный дистрибьютор и Авторизованный тренинг-партнер Xilinx в России провела для Вас вебинар "Введение в OpenCL и SDAccel".

Вебинар состоялся 21 февраля 2018 в 11:00 (Мск). 
Запись вебинара доступна на youtube

  Среда проектирования SDAccel предназначена для разработки приложений на OpenCL С, С/С++ для гетерогенных систем с реализацией аппаратных ускорителей на Xilinx FPGA. Эта среда позволяет выполнять параллельное программирование как центрального процессора, так и FPGA ускорителей.
Применение платформы SDAccel позволяет повысить производительность гетерогенной системы, и при этом снизить латентность и уменьшить энергопотребление и сократить цикл разработки.
В этом онлайн-семинаре познакомитесь с ключевыми моментами создания аппаратных ускорителей обработки данных:

• OpenCL и Xilinx FPGA
• Среда разработки SDAccel
• Платформы SDAccel

Доступна для скачивания новая версия Vivado® Design Suite 2017.4.

Что нового?

I. Model Composer

В релиз Vivado® Design Suite 2017.4 включён новый инструмент, который получил название Model Composer, построенный на основе абстрактных моделей (блоков). Model Composer работает на основе MathWorks Simulink и обладает следующими возможностями:

1. Высокий уровень абстракции: Пользователь имеет в своём распоряжении специализированные блоки, предназначенные для работы с векторами и матрицами. Пользователь может создавать проекты (алгоритмы), которые относятся к т.н. frame-based алгоритмам (поточные, кадровые), сохраняя время, затрачиваемое на имплементацию алгоритма в FPGA.

2. Специализированная библиотека блоков, оптимизированная по производительности: Библиотеки Computer Vision (xfOpenCV), Math, Linear Algebra теперь доступны в качестве блоков, что позволят выполнять разработку и моделирование алгоритма в графической среде Simulink

3. Импорт пользовательских блоков: Пользователь может импортировать свои собственные разработки, написанные на HLS C/C++ в виде пользовательских блоков, что позволяет достигнуть гибкости проектирования пользовательских алгоритмов

4. Автоматическая генерация кода: Автоматически генерирование HDL синтезируемого описания оптимизировано с учётом микроархитектуры целевой FPGA. Пользователь может синтезировать разработанный алгоритм в одном из трех вариантов экспорта проекта: Package RTL IP, System Generator for DSP и Vivado HLS.

5. Поддерживаемые версии MATLAB: R2016a, R2016b, R2017a and R2017b.

Больше информации можно найти на странице Model Composer: www.xilinx.com/modelcomposer

Читать далее на plis.ru или fpga-systems.ru

Кодовое название (по типу охлаждения):       DK-U1-VCU1525-P-G - пассивное      DK-U1-VCU1525-A-G - активное Срок поставки и стоимость: по запросу Семейство: Virtex UltraScale+

• Специализированное перепрограммируемое оборудование для вычислительно интенсивных приложений, ориентированное на быстрорастущие рынки для перекодирования видео в реальном времени, анализа данных, геномики и машинного обучения
• Обеспечивает 10-100x ускорение производительности по сравнению с серверными процессорами, 
• Тестовый проект описания платформы в SDAccel для поддержки пользовательских плат
• Поддержка SDAccel Development Environment для программирования на  OpenCL, C, C++ и RTL
• 346Mb on chip memory
• VU9P Virtex UltraScale+ FPGA
• 64GB DDR4 DIMM памяти установленной на плате

Запись вебинара "Методология проектирования Xilinx UltraFast"

   Компания КТЦ "Инлайн Груп" - Официальный дистрибьютор и Авторизованный тренинг-партнер Xilinx в России провела для Вас вебинар "Методология проектирования Xilinx UltraFast", который состоялся ранее 26 октября в 11:00 (Мск). 

   Просмотреть запись вебинара Вы может, пройдя по ссылке

   Методология проектирования Xilinx® UltraFast™ - это набор методических рекомендаций, предназначенных для упрощения процесса проектирования на современных программируемых логических интегральных схемах. Размер и сложность проектов требуют выполнения определённых шагов и задач для обеспечения успеха на каждом этапе проектирования. Следуя этим шагам и придерживаясь рекомендациям, вы сможете быстро и эффективно достичь желаемых результатов.

В этом онлайн-семинаре рассматриваются ключевые аспекты методологии проектирования Xilinx UltraFast

• Планирование и создание проекта
• Имплементация
• Достижение требований по быстродействию

• Vivado reports - в статьях этой категории рассматриваются отчёты (TCL команды report_*) среды Vivado. Статьи содержат не только сухое текстовое описание, а дополнены примерами выполнения команд, наглядно показывающими "Что? Зачем? и Почему?" выполняет конкретная команда с различными опциями и как она может вам пригодится при разработке в Ваших проектах. 

• Microblaze - в этом разделе собраны обучающие материалы, который пригодятся новичкам для быстрого старта проектов на софт-процессоре Microblaze.  Рассмотрены основные моменты и шаги, которые позволят Вам быстро собрать процессорную систему из ресурсов ПЛИС/FPGA, а также получить общее представление о ходе её построения и подключения периферии.

• Известные проблемы и решения - собраны некоторые рекомендации по устранению известных недочётов в программных продуктах фирмы Xilinx. 

Сапр Vivado 2017.3