ООО “КТЦ "Инлайн Груп” - официальный дистрибьютор фирмы Xilinx - www.xilinx.ru  
 
Инлайн Групп
главная разделитель е-mail разделитель карта
войти    • регистрация
 
каталог
Каталог
описания
Описания
тренинг-центр
Тренинг-центр
инженерный центр
Инженерный центр


о нас
О нас
партнеры
Партнеры
контакты
Контакты
 
Все анонсы
 
1;
2;
3;
4;
5;
6;
7.
Наши друзья с проекта http://fpga-systems.ru опубликовали новый видеоурок по работе с FPGA для разработчиков начального уровня.

Мы продолжаем курс лекций по проектированию на FPGA для разработчиков начального уровня. Сегодня мы с Вами приступим с размещению нашего проекта на кристалле и привязке ножек нашей ПЛИС к портам модуля верхнего уровня нашего проекта.



См. подробнее


 

Уважаемые коллеги!

 

Компания Avnet, при поддержке КТЦ «Инлайн Груп», Макро Групп, приглашает вас на тематический семинар о продукции Xilinx в области машинного обучения/искусственного интеллекта. На нем вы узнаете о новинках Xilinx, решениях в области реализации искусственного интеллекта на FPGA, а также увидите, как шаг за шагом интегрировать собственную нейронную сеть на платформу Xilinx.

Специальные гости мероприятия: Peter Racko – региональный менеджер Xilinx, Daniele Bagni – специалист DSP и Machine Learning. 

 

I. Программа семинара:


10.00 - 11.00 Обзор новых технологий Xilinx

11.00 - 11.30 Versal ACAP - новая адаптируемая платформа ускорения вычислений

11.30 - 12.00 Alveo – ускоритель для высокопроизводительных систем

12.00 - 13.00 DeePhi – решения Machine Learning для встраиваемых систем
13.00 - 14.00 Обед
14.00 - 15.00 Демонстрация
Machine
Learning приложений на MPSoC

15.00 - 16.00 Тренинг по переносу сверточной нейронной сети на платформу Xilinx


Ссылка на регистрацию:
https://www.avnet.com/wps/portal/silica/resources/training-and-events/event/xilinx-day-russia  

 

II. Место проведения и дата:

 

Москва: 27 февраля, МИРЭА, просп. Вернадского, 78, стр. 4, на главной проходной следуйте указателям Xilinx


Санкт-Петербург: 28 февраля, КЦ «ПетроКонгресс», Зал «Нева АВ», ул. Лодейнопольская, дом 5, ст.м. Чкаловская

По всем вопросам, пожалуйста, обращайтесь:

Андрей Кочетов:      +7 495 737 36 28      andrey.kochetov@avnet.eu

Александр Власов:  +7 982 816 08 83      alexander.vlasov@avnet.eu

Михаил Коробков:    +7 495 797 61 74      m.korobkov@inline-ctc.ru 

Дмитрий Хорьков    +7 812 370 60 70       Dmitry.Khorkov@macrogroup.ru
 


Уважаеммые коллеги.

Наши друзья с проекта FPGA-Systems.ru подготовили для Вас серию видеоуроков "FPGA начального уровня"
В качестве тестового проекта взята реализация физически неклонируемой функции. Почему именно PUF – физически неклонируемая функция? Несмотря на то, что её реализация достаточно проста, проект который будет сделан на её основе будет являться комплексным и будет охватывать много из проектирования на FPGA. 
В видеоуроках рассматриваются многие аспекты проектирования на FPGA, которые погут начинающим соориентироваться в этом непростом для разработчкив направлении:

В процессе работы над проектом мы с Вами рассмотрим практически все основные аспекты проектирования на FPGA, которые необходимы современному разработчику на ПЛИС, пускай даже и начального уровня.
Разрабатываемый нами проект затронет многие аспекты проектирования на FPGA: написав код мы посмотрим как мы можем повлиять на результат синтеза этого кода, используя атрибуты языка VHDL и Verilog. Мы рассмотрим работу в IP Integrator и соберём процессорную систему на базе софт-процессора MicroBlaze и напишем код для этой процессорной системы код на языке С. Научимся накладывать на проект физические ограничения используя специализированные инструменты среды Vivado, а также с использованием TCL команд. Изучим непосредственно сам язык TCL в рамках, необходимых для нашего проекта. После сборки всего проекта мы проведём его отладку с помощью логического анализатора.

Для того чтобы сориентировать начинающих разработчиков в огромной массе имеющейся документации на протяжении всего курса  мы будем обращаться к ней, рассказывая что написано в том или ином руководстве.

Сейчас уже доступно для просмотра 4 части, а чтобы не пропустить выхода новых видеоуроков, подписывайтесь на Youtube канал 

В случае возникновения вопросов по видеоурокам или технических вопросов по продукции Xilinx, задавайте их инженеру по применению Xilinx Коробкову Михаилу по адресу m.korobkov@inline-ctc.ru
 

 
Следите за выходом новых видео чате Telegram FPGA-Systems.ru @Powered_by_KeisN13
https://t.me/Powered_by_KeisN13

 

 
Компания Xilinx выложила в открытый доступ презентации с Xilinx Developer Forum 2018, который проходил в трех различных локациях:  Silicon Valley 2 октября, Beijing 16 октября, Frankfurt 10 декабря.  
Опубликованные материалы могут отличаться в зависимости от места проведения форума.

Ссылки на страницы мероприятия:
  1. Общая страница Xilinx Developer Forum 2018 
  2. XDF Silicon Valley.    Презентации Silicon Valley
  3. XDF Beijing.              Презентации XDF Beijing. 
  4. XDF Frankfurt.           Презентации XDF Frankfurt.  
При возникновении вопросов, пожалуйста обращайтесь к инженеру по применению Xilinx, Коробкову Михаилу по адресу m.korobkov@inline-ctc.ru

 
Доступен для заказа новый отладочный комплект VCU128

Код заказа платы  EK-U1-VCU128-ES1-G

Компания Xilinx анонсировала новый отладочный комплект VCU128 c кристаллом FPGA+HBM на борту. Ключевые особенности нового изделия 

  • 8GB of on-chip High Bandwidth Memory (HBM)
  • Multiple external memory interfaces (RLDRAM3, QDR-IV, DDR4)
  • Quad 32Gbps QSFP28 Interfaces
  • PCIe Gen3 x16 & Gen4 x8
  • VITA 57.4 FMC+ Interface
  • 10/100/1000 Mbps Ethernet

На плате установлен кристалл XCVU37P-L2FSVH2892EES9837 со следующими параметрами:

System Logic Cells (K) 2,852
HBM DRAM (GB) 8
DSP Slices 9,024
Block RAM + UltraRAM (Mb) 340.9
GTY 32.75 Gb/s Transceivers 96
HP I/0 624

В комплект поставки входят

Читать далее

 

Доступна для скачивания новая версия Vivado 2018.3

Что нового?

В Vivado 2018.3 добавлена поддержка новых устройств, находящихся в статусе production. На ряду с этим улучшены характеристики среды разработки, позволяющие пользователям повысить скорость разработки и характеристики своих изделий.

Улучшения консулись практически всех аспектов проектирования:

  • Поддержка ОС и новых устройств
  • Общие улучшения среды
  • Частичной реконфигурации
  • Sysgen и Model Composer
  • IP Integartor
  • XPM и IP блоков
  • RTL синтеза
  • Имплементации
  • Методологии
  • Моделирования
  • Отладки
Подробнее с новыми изменениями можно ознакомиться в  UG973 v2018.3
Или посмотрев видео


 

 

По техническим вопросам обращайтесь к Коробкову Михаилу  m.korobkov@inline-ctc.ru — инженеру по применению Xilinx.


 

Анонсы XDF 2018: ч.2 Alveo
 
Вторым интересным анонсом на Xilinx Developer Forum стали платы с  названием Alveo - мощные ускорители, позволяющие значительно повысить производительность облачных серверов и локальных центров обработки данных.

 

 
Анонсировано было две платы серии Alveo: U200 и U250.

 

 
Код заказа: A-U200-P64G-PQ-G ------Пассивное охлаждение----- A-U250-P64G-PQ-G
                    A-U200-A64G-PQ-G -------Активное охлаждение------ A-U250-A64G-PQ-G
 
Анонсы XDF 2018: ч.1 Versal
 
Прошедший 2 октября Xilinx Developer Forum 2018 был очень богатым на различного рода анонсы, как кристаллов, так и плат и т.д.
Предлагаем Вам кратко ознакомиться с этими анонсами.
 
Versal – Кристаллы Xilinx следующего поколения
 

 
Наверное самым неожиданным и наиболее интригующим был анонс адаптивной платформы ускорения вычислений (ACAP), ранее известный под кодовым названием проект Everest. Теперь же стало ясным, что проект получил название Versal – 7нм поколение кристаллов, которое будет представленно несколькими подсемействами, имеющими определенное назначения для решения широкого круга задач.
Для Versal компания Xilinx выпустила сразу несколько документов с описанием назначения изделий, разбором структуры кристалла и некоторой информацией о новых типах вычислительных модулей, котороые появились в Versal .

Читать далее


 

 

Доступна для скачивания новая версия Vivado 2018.2

Что нового?

В Vivado 2018.2 добавлена поддержка новых устройств, находящихся в статусе production. На ряду с этим улучшены характеристики среды разработки, позволяющие пользователям повысить скорость разработки и характеристики своих изделий.

System Generator for DSP

  • Поддерживаемые версии Matlab: R2017a, R2017b, R2018a

  • Поддержка Zynq UltraScale+ RFSoC

Vivado HLS

  • Новое представление Schedule Viewer доступное в Analysis Perspective даёт графическое отображение зависимости выполняемых операций и управляющих структур

  • Улучшена обработка исходного кода содержащего директивы (prama)

  • Переработана директива dataflow

  • Улучшены характеристики получаемых IP по тактовой частоте с среднем на 4%, уменьшена задержка (latency) генерируемого IP в среднем на 10%

  • Добавлены 5 оптимизированных функций в библиотеку math.h для операций с фиксированной точкой (pow, abs, sincos, acos и asin)

  • Поддержка отображения DATAFLOW транзакций в режиме co-simulation

  • Добавлена новая вкладка проверки (DRC) в графический интерфейс Vivado HLS для анализа временных характеристик и проверки директив/прагм

Model Composer

  • Поддерживаемые версии Matlab: R2017a, R2017b, R2018a

  • Добавлен новый пример Color Detection

  • Обнаружение переполнения для данных с фиксированной точкой

  • Улучшен импорт функций в С/С++

  • Добавление в группу линейной алгебры: несколько новых блоков в QR Inverse: Hermitian, Matrix Multiply, Submatrix и Transpose

Имплементация

Этап размещения теперь по умолчанию выполняют репликацию для улучшения временных характеристик проекта при высоком фанауте цепей. Ранее используемая опция -fanaout_opt включена по умолчанию, а для ее отключения предполагается использовать опцию -no_fanaout_opt.


Поддержка новых устройств

В список поддерживаемых добавлены следующие устройства со статусом production:

  • Zynq UltraScale+ RFSoC:
° XCZU21DR (-1, -2, -2LE)
° XCZU25DR (-1, -2, -2LE)
° XCZU27DR (-1, -2, -2LE)
° XCZU28DR (-1, -2, -2LE)
° XCZU29DR (-1, -2, -2LE)
  • XA Zynq UltraScale+ MPSoC:

° XAZU4EV (-1, -1L, -1Q)
° XAZU5EV (-1, -1L, -1Q)

  • Defense-Grade Zynq UltraScale+ MPSoCs:

° XQZU5EG (-1M)
° XQZU5EV (-1M)

  • Spartan-7
    ° XC7S6 (-1, -2, -1L)
    ° XC7S15 (-1, -2, -1L)
  • Artix-7
    ° XC7A25T (-3)
    ° XC7A12T (-3)

Следующие устройства добавлены в версию Vivado WebPack:

  • Spartan-7:
    ° XC7S6
    ° XC7S15
  • XA Zynq UltraScale+ MPSoC:
    ° XAZU4EV
    ° XAZU5EV

Дополнительные нововведения см. в UG973 v2018.2

По техническим вопросам обращайтесь к Коробкову Михаилу m.korobkov@inline-ctc.ru — инженеру по применению Xilinx.

 

Доступна для скачивания новая версия Vivado® Design Suite 2018.1.

Что нового?

System Generator for DSP

  • Блоки FFT/IFFT обновлены до версии FFT/IFFT LogiCORE IP v9.1
Model Composer
  • Добавлена поддержка еще 5 функций из  reVISION xfOpenCV 
  • Новый тестовый пример Lucas-Kanade (LK) Dense Optical Flow
  • Добалено отслеживание ошибки переполенения
  • Параметризация импортируемого C/C++ кода
  • Расширение набора блоков, реализующих тригонометрические функции
Vivado HLS
  • Переработан шаблон FIFO. До 2017.4 при реализации FIFO его глубина для N значений равнялась N+1. Начиная с 2018.1 Глубина FIFO будет равна N. Поэтому при переходе к новой версии, старые проекты, созданные до 2018.1 должны быть переработаны.
IP Integrator
  • Появилась возможность зафиксировать блоки на рабочем поле для предовращения их перемещиния при регенарции (оптимизации) рабочего поля
  • Выборочное обновление IP блоков на поле
  • Более детальный поиск элементов на рабочем поле
  • IP Packager теперь может архивировать все исходные файлы при создании и упаковке IP
А также много много другое. Подробнее читайте в UG973 стр.5



 
Наверх   |  Xilinx   |  ПЛИС РУ
 
трубка 495
797-61-74
(многоканальный)
Copyright © 1994-2012 Xilinx, Inc.
Все права на материалы, опубликованные на сайте, принадлежат
Xilinx, Inc. При перепечатке материалов ссылка на сайт
обязательна.
Создание и поддержка сайта infozor.com