Наши друзья с проекта FPGA-Systems.ru подготовили для Вас серию видеоуроков "FPGA начального уровня"
В качестве тестового проекта взята реализация физически неклонируемой функции. Почему именно PUF – физически неклонируемая функция? Несмотря на то, что её реализация достаточно проста, проект который будет сделан на её основе будет являться комплексным и будет охватывать много из проектирования на FPGA.
В видеоуроках рассматриваются многие аспекты проектирования на FPGA, которые погут начинающим соориентироваться в этом непростом для разработчкив направлении:
В процессе работы над проектом мы с Вами рассмотрим практически все основные аспекты проектирования на FPGA, которые необходимы современному разработчику на ПЛИС, пускай даже и начального уровня.
Разрабатываемый нами проект затронет многие аспекты проектирования на FPGA: написав код мы посмотрим как мы можем повлиять на результат синтеза этого кода, используя атрибуты языка VHDL и Verilog. Мы рассмотрим работу в IP Integrator и соберём процессорную систему на базе софт-процессора MicroBlaze и напишем код для этой процессорной системы код на языке С. Научимся накладывать на проект физические ограничения используя специализированные инструменты среды Vivado, а также с использованием TCL команд. Изучим непосредственно сам язык TCL в рамках, необходимых для нашего проекта. После сборки всего проекта мы проведём его отладку с помощью логического анализатора.
Для того чтобы сориентировать начинающих разработчиков в огромной массе имеющейся документации на протяжении всего курса мы будем обращаться к ней, рассказывая что написано в том или ином руководстве.
Сейчас уже доступно для просмотра 4 части, а чтобы не пропустить выхода новых видеоуроков, подписывайтесь на Youtube канал
В случае возникновения вопросов по видеоурокам или технических вопросов по продукции Xilinx, задавайте их инженеру по применению Xilinx Коробкову Михаилу по адресу m.korobkov@inline-ctc.ru
Компания Xilinx выложила в открытый доступ презентации с Xilinx Developer Forum 2018, который проходил в трех различных локациях: Silicon Valley 2 октября, Beijing 16 октября, Frankfurt 10 декабря.
Опубликованные материалы могут отличаться в зависимости от места проведения форума.
В Vivado 2018.3 добавлена поддержка новых устройств, находящихся в статусе production. На ряду с этим улучшены характеристики среды разработки, позволяющие пользователям повысить скорость разработки и характеристики своих изделий.
Улучшения консулись практически всех аспектов проектирования:
Поддержка ОС и новых устройств
Общие улучшения среды
Частичной реконфигурации
Sysgen и Model Composer
IP Integartor
XPM и IP блоков
RTL синтеза
Имплементации
Методологии
Моделирования
Отладки
Подробнее с новыми изменениями можно ознакомиться в UG973 v2018.3
Или посмотрев видео
По техническим вопросам обращайтесь к Коробкову Михаилу m.korobkov@inline-ctc.ru— инженеру по применению Xilinx.
Анонсы XDF 2018: ч.2 Alveo
Вторым интересным анонсом на Xilinx Developer Forum стали платы с названием Alveo - мощные ускорители, позволяющие значительно повысить производительность облачных серверов и локальных центров обработки данных.
Анонсировано было две платы серии Alveo: U200 и U250.
Код заказа: A-U200-P64G-PQ-G ------Пассивное охлаждение----- A-U250-P64G-PQ-G
A-U200-A64G-PQ-G -------Активное охлаждение------ A-U250-A64G-PQ-G
Прошедший 2 октября Xilinx Developer Forum 2018 был очень богатым на различного рода анонсы, как кристаллов, так и плат и т.д.
Предлагаем Вам кратко ознакомиться с этими анонсами.
Versal – Кристаллы Xilinx следующего поколения
Наверное самым неожиданным и наиболее интригующим был анонс адаптивной платформы ускорения вычислений (ACAP), ранее известный под кодовым названием проект Everest. Теперь же стало ясным, что проект получил названиеVersal – 7нм поколение кристаллов, которое будет представленно несколькими подсемействами, имеющими определенное назначения для решения широкого круга задач.
Для Versal компания Xilinx выпустила сразу несколько документов с описанием назначения изделий, разбором структуры кристалла и некоторой информацией о новых типах вычислительных модулей, котороые появились в Versal .
В Vivado 2018.2 добавлена поддержка новых устройств, находящихся в статусе production. На ряду с этим улучшены характеристики среды разработки, позволяющие пользователям повысить скорость разработки и характеристики своих изделий.
System Generator for DSP
Поддерживаемые версии Matlab: R2017a, R2017b, R2018a
Поддержка Zynq UltraScale+ RFSoC
Vivado HLS
Новое представление Schedule Viewer доступное в Analysis Perspective даёт графическое отображение зависимости выполняемых операций и управляющих структур
Улучшены характеристики получаемых IP по тактовой частоте с среднем на 4%, уменьшена задержка (latency) генерируемого IP в среднем на 10%
Добавлены 5 оптимизированных функций в библиотеку math.h для операций с фиксированной точкой (pow, abs, sincos, acos и asin)
Поддержка отображения DATAFLOW транзакций в режиме co-simulation
Добавлена новая вкладка проверки (DRC) в графический интерфейс Vivado HLS для анализа временных характеристик и проверки директив/прагм
Model Composer
Поддерживаемые версии Matlab: R2017a, R2017b, R2018a
Добавлен новый пример Color Detection
Обнаружение переполнения для данных с фиксированной точкой
Улучшен импорт функций в С/С++
Добавление в группу линейной алгебры: несколько новых блоков в QR Inverse: Hermitian, Matrix Multiply, Submatrix и Transpose
Имплементация
Этап размещения теперь по умолчанию выполняют репликацию для улучшения временных характеристик проекта при высоком фанауте цепей. Ранее используемая опция -fanaout_opt включена по умолчанию, а для ее отключения предполагается использовать опцию -no_fanaout_opt.
Поддержка новых устройств
В список поддерживаемых добавлены следующие устройства со статусом production:
По техническим вопросам обращайтесь к Коробкову Михаилу m.korobkov@inline-ctc.ru— инженеру по применению Xilinx.
Доступна для скачивания новая версия Vivado® Design Suite 2018.1.
Что нового?
System Generator for DSP
Блоки FFT/IFFT обновлены до версии FFT/IFFT LogiCORE IP v9.1
Model Composer
Добавлена поддержка еще 5 функций из reVISION xfOpenCV
Новый тестовый пример Lucas-Kanade (LK) Dense Optical Flow
Добалено отслеживание ошибки переполенения
Параметризация импортируемого C/C++ кода
Расширение набора блоков, реализующих тригонометрические функции
Vivado HLS
Переработан шаблон FIFO. До 2017.4 при реализации FIFO его глубина для N значений равнялась N+1. Начиная с 2018.1 Глубина FIFO будет равна N. Поэтому при переходе к новой версии, старые проекты, созданные до 2018.1 должны быть переработаны.
IP Integrator
Появилась возможность зафиксировать блоки на рабочем поле для предовращения их перемещиния при регенарции (оптимизации) рабочего поля
Выборочное обновление IP блоков на поле
Более детальный поиск элементов на рабочем поле
IP Packager теперь может архивировать все исходные файлы при создании и упаковке IP
А также много много другое. Подробнее читайте в UG973 стр.5
Каталог продукции фирмы Xilinx - март 2018.
Дорогие друзья.
Компания КТЦ "Инлайн Груп" - официальный дистрибьютор и авторизированный тренинг партнёр компании Xilinx, рада представить Вам наш обновлённый каталог продукции фирмы Xilinx, который доступен для скачивания по ссылке.
В каталоге собрана основная информация:
по микросхемам программируемой логики и системам на кристалле;
программному обеспечению;
курсам тренинг-центра.
Для каждого отдельного семейства микросхем мы предоставили ссылку на оригиналы документов Xilinx. Надеемся, что Вы найдёте каталог полезным и он поможет Вам при выборе, среди всего многообразия выпускаемой продукции.
При возникновении вопросов, пожалуйста, обращайтесь к нашему инженеру по применению Коробкову Михаилу, по адресу m.korobkov@inlinegroup.ru
*Если Вы нашли неточность или опечатку, пожалуйста, сообщите нам.
Доступна запись вебинара "Введение в OpenCL и SDAccel"
Вебинар состоялся 21 февраля 2018 в 11:00 (Мск). Запись вебинара доступна на youtube
Среда проектирования SDAccel предназначена для разработки приложений на OpenCL С, С/С++ для гетерогенных систем с реализацией аппаратных ускорителей на Xilinx FPGA. Эта среда позволяет выполнять параллельное программирование как центрального процессора, так и FPGA ускорителей.
Применение платформы SDAccel позволяет повысить производительность гетерогенной системы, и при этом снизить латентность и уменьшить энергопотребление и сократить цикл разработки.
В этом онлайн-семинаре познакомитесь с ключевыми моментами создания аппаратных ускорителей обработки данных:
