• Добавлена поддержка новых кристаллов 7 Series:
  • XC7Z035, XC7A15T, XA7A15T
  • Поддержка быстродействия -2LI и -1LI
• Добавлена поддержка кристаллов серии UltraScale для участников программы раннего доступа:
  • XCVU065, XCVU125, XCVU160, XCVU190 and XCVU440
• Создание загрузочного файла для ПЛИС семейства UltraScale ограничена следующими кристаллами:
  • XCVU095 ES1
  • XCKU040, XCKU060 ES2, XCKU115 ES2
• Добавлена поддержка частичной реконфигурация в кристалле KU060
• Тандемная конфигурация доступна для KU060, KU040 и VU095
• Добавлена поддержка лицензий для виртуальных машин.

                                 САПР Vivado Design Suite  2014.3


Основные изменения в САПР Vivado Design Suite  2014.3

• в 2 раза увеличена скорость работы на проектах для семейства Virtex UltraScale™
• на 20% увеличена скорость работы на проектах для серии 7
• улучшения в модулях Vivado IP integrator, High-Level Synthesis (HLS), Software Development Kit (SDK).
  Подробнее об изменениях

• Добавлена поддержка новых микросхем 7 серии (Defense Grade Artix и Zynq,  XA Zynq®-7000).
• Добавлена поддержка новых микросхем семейства UltraScale (Virtex и Kintex).
• Увеличена производительность моделирования:

• Время обработки Waveform Viewer  сокращено до 90%.
• Улучшения производительности System Generator доведено до 50%.
• Снижение времени моделирования на 80% для моделей с несколькими БПФ и другими сложными IP ядрами.
• Новая модель  MCode увеличивает производительность MultAdd более чем на 90%.

• Обновлен WinPCap до версии 4.1.3 для моделирования Ethernet Hardware в среде ОС Windows 8.1.
• Поддержка Linux с улучшенной совместимостью библиотек. 

Компания Xilinx™ опубликовала технические описания новых семейств FPGA Xilinx
 Virtex UltraScale и Kintex UltraScale , выполненных по 20-нм нормам техпроцесса.

Семейство Virtex UltraScale включает в себя ПЛИС емкостью от 650 тыс. до 4,4 млн. логических ячеек. Среди аппаратных ядер имеется до 104 последовательных приемопередатчиков (52 - 16 Гбит/с и 52 - 32 Гбит/с), контроллеры 100G Ethernet (3-7 шт.) и Interlaken (3-9 шт.). Также увеличено количество аппаратных контроллеров PCIe, (2-6 шт.), для которых упоминается аппаратная поддержка PCIe Gen3, и поддержка в будущем PCIe Gen4 при добавлении софт-ядра.

Семейство Kintex UltraScale включает в себя ПЛИС емкостью от 355 до 1150 тыс. логических ячеек. ПЛИС Kintex содержат только 16 Гбит приемопередатчики (до 64 шт.), однако количество блоков DSP48 в старшей микросхеме равно 5520 (по сравнению с 2880 в Virtex), что обеспечивает производительность в задачах DSP до 8,2 TMAC/s. Таким образом, семейство Kintex наглядно позиционируется как высокопроизводительная платформа для цифровой обработки сигналов.

Архитектура семейств UltraScale претерпела несущественные изменения в части возможностей базовых блоков. Улучшены параметры блоков DSP48 (теперь они позволяют работать с операндами размером 27 и 18 бит), повышена скорость работы приемопередатчиков GTH и GTY до 16 и 32 ГБит/с соответственно. Важным изменением является переход к т.н. ASIC-like clocking. Вместо схемы тактирования, основанной на распространении тактового сигнала от центра кристалла с помощью глобальных тактовых линий, используется подход, заключающийся в формировании этих сигналов в отдельных регионах. Количество тактовых буферов существенно увеличено, что существенно облегчает распространение тактовых сигналов по кристаллу в целом. Также увеличено количество трассировочных ресурсов общего назначения, что должно существенно облегчить трассировку больших проектов и сделать их характеристики более предсказуемыми.

Доступна для заказа отладочная плата на базе Zynq-7000 (AES-Z7MB-7Z010-G - MicroZed Evaluation Kit)

Отладочный комплект выполнен в виде законченного модуля, который включает в себя:
-    Интегрированная процессорная платформа Zynq-7000:
 XC7Z010-1CLG400C
-    Память:
 1 GB of DDR3 SDRAM
 128 Mb of QSPI Flash
Интерфейс Micro SD
-   Коммуникационные интерфейсы:
 10/100/1000 Ethernet
 USB 2.0
 USB-UART
Пользовательские вводы/выводы:  100 шт. (по 50 шт на каждой колодке)
   А также:
 2x6 Digilent Pmod® для подключения модулей расширения Digilent
 Xilinx PC4 JTAG
 PS JTAG доступные через Pmod
 
Возможность расширения функционала при помощи I/O Carrier Card http://www.microzed.org/product/io-carrier-card
Дополнительную информацию об отладочном комплекте можно получить на сайте http://www.microzed.org/
или http://www.microzed.org/sites/default/files/PB-AES-Z7MB-7Z010-G-v3.pdf
 
Документация (User guide/Schematic/BOM/Layout ): http://www.microzed.org/documentation/1519


 

Вышла новая версия САПР Vivado Design Suite 2013.2

• В версии 2013.2 программного обеспечения стал доступен компонент IP Integrator, позволяющий в наглядном и интерактивном режиме создавать и редактировать ваш дизайн
   
• Полностью добавлена поддержка SoC Zynq-7000

IP Integrator Zynq-7000 design

 
 
 

• В Vivado HLS добавлены новые библиотеки для обработки видео, в том числе поддержка интерфейсов OpenCV
• System Generator for DSP теперь поддерживает  Vivado IP Integrator 
• Добавлена поддержка MATLAB® and Simulink® версии R2013a

• ПЛИС, установленная на плате: XC7VX690T-3FFG1927E
• Конфигурирование: порт программирования Digilent USB JTAG
• Память:  контроллер System ACE™ SD
• Коммуникационные интерфейсы: 12 коннектора Samtec BullsEye, 2 пары SMA, USB-UART мост
• Слоты расширения: 3x HPC FMC
• Синхронизация: генератор 200 МГц (LVDS), программируемый модуль SuperClock-2
• Питание: 12 В адаптер, PMBus
• САПР: Vivado™ Design Suite: Design Edition (лицензия только для XC7VX485T)

Аппаратно-программный набор “Virtex-7 FPGA VC709 Connectivity Kit” представляет собой 40 Гбитную, высокоскоростную и производительную платформу, предназначенную для разработки и оценки характеристик современных коммутационных систем. Дополнительно в набор поставки входит тестовый дизайн и IP ядра - PCI Express Gen 3, DMA IP core Northwest Logic, 10GBase-R, AXI, и Virtual FIFO контроллер интерфейса  для внешнего модуля  DDR3 памяти.