Доступна для скачивания новая версия Vivado 2018.3

Что нового?

В Vivado 2018.3 добавлена поддержка новых устройств, находящихся в статусе production. На ряду с этим улучшены характеристики среды разработки, позволяющие пользователям повысить скорость разработки и характеристики своих изделий.

Улучшения консулись практически всех аспектов проектирования:

• Поддержка ОС и новых устройств
• Общие улучшения среды
• Частичной реконфигурации
• Sysgen и Model Composer
• IP Integartor
• XPM и IP блоков
• RTL синтеза
• Имплементации
• Методологии
• Моделирования
• Отладки

Подробнее с новыми изменениями можно ознакомиться в  UG973 v2018.3
Или посмотрев видео


 

По техническим вопросам обращайтесь к Коробкову Михаилу  m.korobkov@inline-ctc.ru — инженеру по применению Xilinx.


 

Вторым интересным анонсом на Xilinx Developer Forum стали платы с  названием Alveo - мощные ускорители, позволяющие значительно повысить производительность облачных серверов и локальных центров обработки данных.

  Анонсировано было две платы серии Alveo: U200 и U250.

   

Прошедший 2 октября Xilinx Developer Forum 2018 был очень богатым на различного рода анонсы, как кристаллов, так и плат и т.д.
Предлагаем Вам кратко ознакомиться с этими анонсами.
  Наверное самым неожиданным и наиболее интригующим был анонс адаптивной платформы ускорения вычислений (ACAP), ранее известный под кодовым названием проект Everest. Теперь же стало ясным, что проект получил название Versal – 7нм поколение кристаллов, которое будет представленно несколькими подсемействами, имеющими определенное назначения для решения широкого круга задач.
Для Versal компания Xilinx выпустила сразу несколько документов с описанием назначения изделий, разбором структуры кристалла и некоторой информацией о новых типах вычислительных модулей, котороые появились в Versal .

Читать далее


 

 

Доступна для скачивания новая версия Vivado 2018.2

Что нового?

В Vivado 2018.2 добавлена поддержка новых устройств, находящихся в статусе production. На ряду с этим улучшены характеристики среды разработки, позволяющие пользователям повысить скорость разработки и характеристики своих изделий.

System Generator for DSP

• Поддерживаемые версии Matlab: R2017a, R2017b, R2018a

• Поддержка Zynq UltraScale+ RFSoC

Vivado HLS

• Новое представление Schedule Viewer доступное в Analysis Perspective даёт графическое отображение зависимости выполняемых операций и управляющих структур

• Улучшена обработка исходного кода содержащего директивы (prama)

• Переработана директива dataflow

• Улучшены характеристики получаемых IP по тактовой частоте с среднем на 4%, уменьшена задержка (latency) генерируемого IP в среднем на 10%

• Добавлены 5 оптимизированных функций в библиотеку math.h для операций с фиксированной точкой (pow, abs, sincos, acos и asin)

• Поддержка отображения DATAFLOW транзакций в режиме co-simulation

• Добавлена новая вкладка проверки (DRC) в графический интерфейс Vivado HLS для анализа временных характеристик и проверки директив/прагм

Model Composer

• Поддерживаемые версии Matlab: R2017a, R2017b, R2018a

• Добавлен новый пример Color Detection

• Обнаружение переполнения для данных с фиксированной точкой

• Улучшен импорт функций в С/С++

• Добавление в группу линейной алгебры: несколько новых блоков в QR Inverse: Hermitian, Matrix Multiply, Submatrix и Transpose

Имплементация

Этап размещения теперь по умолчанию выполняют репликацию для улучшения временных характеристик проекта при высоком фанауте цепей. Ранее используемая опция -fanaout_opt включена по умолчанию, а для ее отключения предполагается использовать опцию -no_fanaout_opt.

Поддержка новых устройств

В список поддерживаемых добавлены следующие устройства со статусом production:

• Zynq UltraScale+ RFSoC:

• XA Zynq UltraScale+ MPSoC:

° XAZU4EV (-1, -1L, -1Q)
° XAZU5EV (-1, -1L, -1Q)

• Defense-Grade Zynq UltraScale+ MPSoCs:

° XQZU5EG (-1M)
° XQZU5EV (-1M)

• Spartan-7
  ° XC7S6 (-1, -2, -1L)
  ° XC7S15 (-1, -2, -1L)
• Artix-7
  ° XC7A25T (-3)
  ° XC7A12T (-3)

Следующие устройства добавлены в версию Vivado WebPack:

• Spartan-7:
  ° XC7S6
  ° XC7S15
• XA Zynq UltraScale+ MPSoC:
  ° XAZU4EV
  ° XAZU5EV

Дополнительные нововведения см. в UG973 v2018.2

По техническим вопросам обращайтесь к Коробкову Михаилу m.korobkov@inline-ctc.ru — инженеру по применению Xilinx.

 

Доступна для скачивания новая версия Vivado® Design Suite 2018.1.

Что нового?

System Generator for DSP

• Блоки FFT/IFFT обновлены до версии FFT/IFFT LogiCORE IP v9.1

Model Composer

• Добавлена поддержка еще 5 функций из  reVISION xfOpenCV 
• Новый тестовый пример Lucas-Kanade (LK) Dense Optical Flow
• Добалено отслеживание ошибки переполенения
• Параметризация импортируемого C/C++ кода
• Расширение набора блоков, реализующих тригонометрические функции

Vivado HLS

• Переработан шаблон FIFO. До 2017.4 при реализации FIFO его глубина для N значений равнялась N+1. Начиная с 2018.1 Глубина FIFO будет равна N. Поэтому при переходе к новой версии, старые проекты, созданные до 2018.1 должны быть переработаны.

IP Integrator

• Появилась возможность зафиксировать блоки на рабочем поле для предовращения их перемещиния при регенарции (оптимизации) рабочего поля
• Выборочное обновление IP блоков на поле
• Более детальный поиск элементов на рабочем поле
• IP Packager теперь может архивировать все исходные файлы при создании и упаковке IP

А также много много другое. Подробнее читайте в UG973 стр.5



 

Каталог продукции фирмы Xilinx - март 2018.

• по  микросхемам программируемой логики и системам на кристалле;
• программному обеспечению;
• курсам тренинг-центра.

Доступна запись вебинара "Введение в OpenCL и SDAccel"

 Компания КТЦ "Инлайн Груп" - Официальный дистрибьютор и Авторизованный тренинг-партнер Xilinx в России провела для Вас вебинар "Введение в OpenCL и SDAccel".

Вебинар состоялся 21 февраля 2018 в 11:00 (Мск). 
Запись вебинара доступна на youtube

  Среда проектирования SDAccel предназначена для разработки приложений на OpenCL С, С/С++ для гетерогенных систем с реализацией аппаратных ускорителей на Xilinx FPGA. Эта среда позволяет выполнять параллельное программирование как центрального процессора, так и FPGA ускорителей.
Применение платформы SDAccel позволяет повысить производительность гетерогенной системы, и при этом снизить латентность и уменьшить энергопотребление и сократить цикл разработки.
В этом онлайн-семинаре познакомитесь с ключевыми моментами создания аппаратных ускорителей обработки данных:

• OpenCL и Xilinx FPGA
• Среда разработки SDAccel
• Платформы SDAccel

Онлайн-семинар представлен авторизованным центром обучения Xilinx – компанией КТЦ «Инлайн Груп» 

 

Доступна для скачивания новая версия Vivado® Design Suite 2017.4.

Что нового?

I. Model Composer

В релиз Vivado® Design Suite 2017.4 включён новый инструмент, который получил название Model Composer, построенный на основе абстрактных моделей (блоков). Model Composer работает на основе MathWorks Simulink и обладает следующими возможностями:

1. Высокий уровень абстракции: Пользователь имеет в своём распоряжении специализированные блоки, предназначенные для работы с векторами и матрицами. Пользователь может создавать проекты (алгоритмы), которые относятся к т.н. frame-based алгоритмам (поточные, кадровые), сохраняя время, затрачиваемое на имплементацию алгоритма в FPGA.

2. Специализированная библиотека блоков, оптимизированная по производительности: Библиотеки Computer Vision (xfOpenCV), Math, Linear Algebra теперь доступны в качестве блоков, что позволят выполнять разработку и моделирование алгоритма в графической среде Simulink

3. Импорт пользовательских блоков: Пользователь может импортировать свои собственные разработки, написанные на HLS C/C++ в виде пользовательских блоков, что позволяет достигнуть гибкости проектирования пользовательских алгоритмов

4. Автоматическая генерация кода: Автоматически генерирование HDL синтезируемого описания оптимизировано с учётом микроархитектуры целевой FPGA. Пользователь может синтезировать разработанный алгоритм в одном из трех вариантов экспорта проекта: Package RTL IP, System Generator for DSP и Vivado HLS.

5. Поддерживаемые версии MATLAB: R2016a, R2016b, R2017a and R2017b.

Больше информации можно найти на странице Model Composer: www.xilinx.com/modelcomposer

Читать далее на plis.ru или fpga-systems.ru

Доступен для заказа новый отладочный комплект Xilinx Virtex UltraScale+ FPGA VCU1525 
 

Кодовое название (по типу охлаждения):       DK-U1-VCU1525-P-G - пассивное      DK-U1-VCU1525-A-G - активное Срок поставки и стоимость: по запросу Семейство: Virtex UltraScale+

• Специализированное перепрограммируемое оборудование для вычислительно интенсивных приложений, ориентированное на быстрорастущие рынки для перекодирования видео в реальном времени, анализа данных, геномики и машинного обучения
• Обеспечивает 10-100x ускорение производительности по сравнению с серверными процессорами, 
• Тестовый проект описания платформы в SDAccel для поддержки пользовательских плат
• Поддержка SDAccel Development Environment для программирования на  OpenCL, C, C++ и RTL
• 346Mb on chip memory
• VU9P Virtex UltraScale+ FPGA
• 64GB DDR4 DIMM памяти установленной на плате

Запись вебинара "Методология проектирования Xilinx UltraFast"

   Компания КТЦ "Инлайн Груп" - Официальный дистрибьютор и Авторизованный тренинг-партнер Xilinx в России провела для Вас вебинар "Методология проектирования Xilinx UltraFast", который состоялся ранее 26 октября в 11:00 (Мск). 

   Просмотреть запись вебинара Вы может, пройдя по ссылке

   Методология проектирования Xilinx® UltraFast™ - это набор методических рекомендаций, предназначенных для упрощения процесса проектирования на современных программируемых логических интегральных схемах. Размер и сложность проектов требуют выполнения определённых шагов и задач для обеспечения успеха на каждом этапе проектирования. Следуя этим шагам и придерживаясь рекомендациям, вы сможете быстро и эффективно достичь желаемых результатов.

В этом онлайн-семинаре рассматриваются ключевые аспекты методологии проектирования Xilinx UltraFast

• Планирование и создание проекта
• Имплементация
• Достижение требований по быстродействию