|
|
|
|
|
|
САПР Vivado Design Suite 2014.2
Основные изменения в САПР Vivado Design Suite 2014.2
- Добавлена поддержка новых микросхем 7 серии (Defense Grade Artix и Zynq, XA Zynq®-7000).
- Добавлена поддержка новых микросхем семейства UltraScale (Virtex и Kintex).
- Увеличена производительность моделирования:
- Время обработки Waveform Viewer сокращено до 90%.
- Улучшения производительности System Generator доведено до 50%.
- Снижение времени моделирования на 80% для моделей с несколькими БПФ и другими сложными IP ядрами.
- Новая модель MCode увеличивает производительность MultAdd более чем на 90%.
- Обновлен WinPCap до версии 4.1.3 для моделирования Ethernet Hardware в среде ОС Windows 8.1.
- Поддержка Linux с улучшенной совместимостью библиотек.
Подробнее об изменениях
Подробная информация о САПР Vivadо (eng) (на русском)
Загрузить новый САПР Vivado
|

Компания Xilinx™ опубликовала технические описания новых семейств FPGA Xilinx
Virtex UltraScale и Kintex UltraScale , выполненных по 20-нм нормам техпроцесса.
Семейство Virtex UltraScale включает в себя ПЛИС емкостью от 650 тыс. до 4,4 млн. логических ячеек. Среди аппаратных ядер имеется до 104 последовательных приемопередатчиков (52 - 16 Гбит/с и 52 - 32 Гбит/с), контроллеры 100G Ethernet (3-7 шт.) и Interlaken (3-9 шт.). Также увеличено количество аппаратных контроллеров PCIe, (2-6 шт.), для которых упоминается аппаратная поддержка PCIe Gen3, и поддержка в будущем PCIe Gen4 при добавлении софт-ядра.
Семейство Kintex UltraScale включает в себя ПЛИС емкостью от 355 до 1150 тыс. логических ячеек. ПЛИС Kintex содержат только 16 Гбит приемопередатчики (до 64 шт.), однако количество блоков DSP48 в старшей микросхеме равно 5520 (по сравнению с 2880 в Virtex), что обеспечивает производительность в задачах DSP до 8,2 TMAC/s. Таким образом, семейство Kintex наглядно позиционируется как высокопроизводительная платформа для цифровой обработки сигналов.
Архитектура семейств UltraScale претерпела несущественные изменения в части возможностей базовых блоков. Улучшены параметры блоков DSP48 (теперь они позволяют работать с операндами размером 27 и 18 бит), повышена скорость работы приемопередатчиков GTH и GTY до 16 и 32 ГБит/с соответственно. Важным изменением является переход к т.н. ASIC-like clocking. Вместо схемы тактирования, основанной на распространении тактового сигнала от центра кристалла с помощью глобальных тактовых линий, используется подход, заключающийся в формировании этих сигналов в отдельных регионах. Количество тактовых буферов существенно увеличено, что существенно облегчает распространение тактовых сигналов по кристаллу в целом. Также увеличено количество трассировочных ресурсов общего назначения, что должно существенно облегчить трассировку больших проектов и сделать их характеристики более предсказуемыми.

|
Доступна для заказа отладочная плата на базе Virtex-7 (CK-V7-VC7222-IES-G - Xilinx Virtex-7 FPGA VC7222 Characterization Kit)
Диагностическая плата VC7222 предоставляет аппаратные средства для испытания и оценки GTZ (28 Гбит/с) и GTX (12.5 Гб/с) последовательных приемопередатчиков, встроенных в ПЛИС семейства Virtex-7 HT - XC7VH580T. VC7222 позволяет провести демонстрацию теста IBERT с использованием САПР Vivado® Design Suite. Каждый GTZ и GTH Quad и связанный с ним системный тактовый сигнал, выведены с ПЛИС на площадку, предназначенную для интерфейса с разъемом Samtec BullsEye.
Кабель с разъемом BullsEye и стандартными SMA разъемами, позволяет подключаться к широкому спектру тестового оборудования.
Каждый разъем BullsEye обрабатывает полный GTZ или GTH Quad, т.е. четыре пары приема-передачи, а также два независимых системных тактовых сигнала.
Основные свойства
-
ПЛИС, установленная на плате: XC7VH580T-2HCG1155CES9885
-
Конфигурирование: порт программирования Digilent USB JTAG
-
Память: контроллер System ACE™ SD
-
Коммуникационные интерфейсы: 6 коннекторов Samtec BullsEye для GTH, 2 коннектора Samtec BullsEye для GTZ, 2 пары SMA, USB-UART мост
-
Слоты расширения: 2x HPC FMC
-
Синхронизация: генератор 200 МГц (LVDS), программируемый модуль SuperClock-2
-
Питание: 12 В адаптер, PMBus
-
САПР: Vivado™ Design Suite: Design Edition (лицензия только для XC7VH580T)
Подробнее www.xilinx.com/vc7222
|
Вышла новая версия САПР Vivado Design Suite 2013.2

-
В версии 2013.2 программного обеспечения стал доступен компонент IP Integrator, позволяющий в наглядном и интерактивном режиме создавать и редактировать ваш дизайн
-
Полностью добавлена поддержка SoC Zynq-7000
IP Integrator Zynq-7000 design

-
В Vivado HLS добавлены новые библиотеки для обработки видео, в том числе поддержка интерфейсов OpenCV
-
System Generator for DSP теперь поддерживает Vivado IP Integrator
-
Добавлена поддержка MATLAB® and Simulink® версии R2013a
|
Доступна для заказа отладочная плата на базе Virtex-7 ( CK-V7-VC7215-G - Xilinx Virtex-7 FPGA VC7215 Characterization Kit)
Диагностическая плата Virtex™-7 FPGA VC7215 предоставляет аппаратные средства для испытания и оценки 80 GTH трансиверов (13.1Gbps) имеющиеся в Virtex-7 FPGA V690T. VC7215 позволяет произвести демонстрацию Integrated Bit Error Ratio Test (IBERT) с использованием Vivado Design Suites. Каждый GTH Quad и связанный с ним системный клок, разведены с FPGA на разъем площадку, предназначенную для интерфейса с разъемом BullsEye Samtec. Кабель с разъемом BullsEye и 10-ю стандартными SMA разъемами, позволяет пользователям подключаться к широкому спектру тестового оборудования, от объединительных и оптических тестовых плат к высокоскоростному тестовому оборудованию. Каждый разъем BullsEye обрабатывает полный GTH Quad, т.е. четыре пары приема/передачи, а также два независимых системных клока, обеспечивающих высокий уровень гибкости при проверке пользовательских приложений.
Основные свойства
-
ПЛИС, установленная на плате: XC7VX690T-3FFG1927E
-
Конфигурирование: порт программирования Digilent USB JTAG
-
Память: контроллер System ACE™ SD
-
Коммуникационные интерфейсы: 12 коннектора Samtec BullsEye, 2 пары SMA, USB-UART мост
-
Слоты расширения: 3x HPC FMC
-
Синхронизация: генератор 200 МГц (LVDS), программируемый модуль SuperClock-2
-
Питание: 12 В адаптер, PMBus
-
САПР: Vivado™ Design Suite: Design Edition (лицензия только для XC7VX485T)
|
Доступна для заказа отладочная плата на базе Virtex-7 (DK-V7-VC709-G - Xilinx Virtex-7 FPGA VC709 Connectivity Kit)
Аппаратно-программный набор “Virtex-7 FPGA VC709 Connectivity Kit” представляет собой 40 Гбитную, высокоскоростную и производительную платформу, предназначенную для разработки и оценки характеристик современных коммутационных систем. Дополнительно в набор поставки входит тестовый дизайн и IP ядра - PCI Express Gen 3, DMA IP core Northwest Logic, 10GBase-R, AXI, и Virtual FIFO контроллер интерфейса для внешнего модуля DDR3 памяти.
|
Доступна для заказа отладочная плата на базе Artix-7 ( EK-A7-AC701-G - Xilinx Artix-7 FPGA AC701 Evaluation Kit)
Аппаратно-программный набор “Artix-7 FPGA AC701 Evaluation Kit ” предназначен для создания и отладки проектов с применением микросхем фирмы Xilinx семейства Artix-7. Микросхемы этого семейства показывают самый высокий коэффициент производительность / энергопотребление.
Основные свойства
-
ПЛИС, установленная на плате: XC7A200T-2FBG676
-
Конфигурирование: 32 МБ Quad SPI Flash, JTAG
-
Память: 1 ГБ DDR3 SODIMM (533 МГц, 1066 Мб/с), 32 МБ Quad SPI Flash, IIC 1 КБ EEPROM, слот для SD Flash
-
Коммуникационные интерфейсы: 10/100/1000 Mbps Ethernet (RGMII), SFP+ корзина, порты TX и RX GTP выведены на 4 SMA разъема, мост UART-USB, PCI Express 4-lane
-
Видео: HDMI-выход, LCD дисплей (2x16), 4 LED
-
Слоты расширения: FMC-HPC, Pmod
-
Синхронизация: 200 МГц генератор(LVDS), 10 МГц – 810 МГц программируемый (IIC) генератор (LVDS), SMA разъемы для подключения внешнего источника, OBSAI/CPRI – SFP+
-
Входы аналоговых сигналов: разъём к XADC
-
Питание: 12 В адаптер или от ATX
-
САПР: Vivado™ Design Suite: Design Edition (лицензия только для XC7A200T)
|
 |
|
|
 |
Наверх
| Xilinx
| ПЛИС РУ
|
 |
|
 |
495 |
797-61-74 |
(многоканальный) |
|
 |
Copyright © 1994-2012 Xilinx, Inc.
Все права на материалы, опубликованные на сайте, принадлежат
Xilinx, Inc. При перепечатке материалов ссылка на сайт
обязательна. |
 |
|
|
|
 |
|